Diseño e Implementación en Fpga de un Acelerador Energéticamente Eficiente para Redes Neuronales Convolucionales
Debido a la proliferación de los algoritmos de machine learning, cada vez más se requiere que una gran variedad de dispositivos embebidos de distintas prestaciones sean capaces de computar modelos avanzados de redes neuronales convolucionales en un tiempo razonable y con un consumo energético bajo....
- Autores:
-
Jaramillo Hoyos, José María
- Tipo de recurso:
- Trabajo de grado de pregrado
- Fecha de publicación:
- 2021
- Institución:
- Universidad de los Andes
- Repositorio:
- Séneca: repositorio Uniandes
- Idioma:
- spa
- OAI Identifier:
- oai:repositorio.uniandes.edu.co:1992/55502
- Acceso en línea:
- http://hdl.handle.net/1992/55502
- Palabra clave:
- Convolución
Redes neuronales
Machine learning
Acelerador hardware
Eficiencia energética
Ingeniería
- Rights
- openAccess
- License
- https://repositorio.uniandes.edu.co/static/pdf/aceptacion_uso_es.pdf
| Summary: | Debido a la proliferación de los algoritmos de machine learning, cada vez más se requiere que una gran variedad de dispositivos embebidos de distintas prestaciones sean capaces de computar modelos avanzados de redes neuronales convolucionales en un tiempo razonable y con un consumo energético bajo. Por lo tanto, en el presente proyecto se propone la arquitectura hardware de un acelerador de redes neuronales convolucionales basada en el dataflow de bajo consumo energético para la operación de convolución introducido por Jihyuck Jo et al. Posteriormente, se implementa la arquitectura en un lenguaje de programación de alto nivel y en un lenguaje de descripción de hardware y finalmente se despliega el acelerador en la FPGA De0-Nano-Soc. |
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