Técnica de depuración para el control de procesadores risc-v de 32 bits

En este documento se presenta una descripción cualitativa de una técnica de depuración y control en un sistema integrado en chip (SoC) basado en un procesador RISC-V de 32 bits, indicando las ventajas, desventajas y posibles mejoras de las estrategias utilizadas. De igual manera, se presentan funcionalidades adicionales añadidas a la técnica seleccionada que permitan el acceso y la configuración de los registros de control y estado, así como el control de los puntos de quiebre del procesador, con el fin de facilitar el acceso al estado de operación del procesador y tener mayor control de este. Para el testeo de las funcionalidades adicionales, se realizaron simulaciones del chip completo en donde se encuentra integrada la plataforma de depuración, el procesador, buses del sistema y varios periféricos digitales. Además, se presentan resultados de la implementación en FPGA, así como datos obtenidos en su ejecución con el fin de comprobar el acceso a los registros de control y estado, así como el control sobre los puntos de quiebre. Adicionalmente, se presenta un modelo de simulación que permite realizar pruebas sobre el SoC como si se tratase de un sistema real, comunicando una descripción de hardware (en HDL) con una interfaz de software.

• Autores: Sarmiento Ballesteros, Marco Emilio
• Tipo de recurso: http://purl.org/coar/version/c_b1a7d7d4d402bcce
• Fecha de publicación: 2020
• Institución: Universidad Industrial de Santander
• Repositorio: Repositorio UIS
• Idioma: spa
• OAI Identifier: oai:noesis.uis.edu.co:20.500.14071/40068
• Acceso en línea: https://noesis.uis.edu.co/handle/20.500.14071/40068; https://noesis.uis.edu.co
• Palabra clave: System-on-chip; RISC-V; Debug; Testing.; System-on-chip; RISC-V; Debug; Testing.
• License: Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)