Analizador logico para el fpga xc2s200e de xilinx basado en boundary-scan para el sistema de desarrollo digilab 2e de digilent

Se realiza un estudio del estándar 1149 del IEEE (Instituto de Ingenieros Eléctricos y Electrónicos), conocido como Arquitectura de Puerto de Acceso para Pruebas y Exploración por el Contorno; como aplicación del estándar se desarrolla un Analizador Lógico para el FPGA XC2S200E de Xilinx® de la tarjeta de desarrollo Digilab 2E de Digilent® . En el diseño y desarrollo de sistemas electrónicos es de vital importancia el proceso de verificación; se realiza en varias etapas del diseño, desde la creación de un código o esquema descriptivo, hasta su implementación física (fabricación o programación). Permite detectar errores físicos o funcionales. La base de muchas técnicas de verificación post- configuración es el acceso físico a los nodos o terminales. Cuando debido a la alta densidad e integración de los Circuitos Integrados (ICs) el acceso físico se fue limitando, se crea un grupo de trabajo adjunto al IEEE que crea en 1990 el estándar 1149, Boundary- Scan; este describe un arquitectura que al ser implementada en un IC mediante una lógica adicional dentro del encapsulado permite acceder al estado lógico de todos sus terminales, a través de sólo cuatro terminales dedicados. Utilizando este estándar se desarrolla el analizador Lógico mediante Boundary- Scan o LABS; a través de una interfaz gráfica desarrollada en LabVIEW, el usuario puede visualizar el estado lógico de los terminales que utilizó el diseño implementado en el FPGA. El algoritmo desarrollado utiliza la información de la arquitectura BoundaryScan del dispositivo que se encuentra en su archivo BSDL por Boundary- Scan Description Language, para crear y ejecutar instrucciones en Formato de Vector Serial o SVF, que a su vez realizan operaciones en los terminales dedicados de BoundaryScan que permiten la captura de los estados lógicos y opcionalmente la aplicación de estímulos a los terminales de entrada.

• Autores: Rivas Rodriguez, Catalina
• Tipo de recurso: http://purl.org/coar/version/c_b1a7d7d4d402bcce
• Fecha de publicación: 2005
• Institución: Universidad Industrial de Santander
• Repositorio: Repositorio UIS
• Idioma: spa
• OAI Identifier: oai:noesis.uis.edu.co:20.500.14071/17803
• Acceso en línea: https://noesis.uis.edu.co/handle/20.500.14071/17803; https://noesis.uis.edu.co
• Palabra clave: Boundary- Scan; JTAG; Analizador Lógico; Verificación; BSDL; SVF; IEEE; FPGA; Boundary; Scan; JTAG; Logic Analyzer; Verification; BSDL; SVF; IEEE; FPGA
• License: Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)