Analizador lógico de tiempos implementado en arquitectura digital reprogramable
RESUMEN: En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate...
- Autores:
-
Duque Peréz, Eugenio Antonio
Aedo Cobo, José Edinson
Correa, Julián
Ramírez Orozco, Alexis Alberto
Torres, Camilo
Nieto Londoño, Rubén Darío
Bernal Noreña, Álvaro
- Tipo de recurso:
- Article of investigation
- Fecha de publicación:
- 2005
- Institución:
- Universidad de Antioquia
- Repositorio:
- Repositorio UdeA
- Idioma:
- spa
- OAI Identifier:
- oai:bibliotecadigital.udea.edu.co:10495/22776
- Acceso en línea:
- http://hdl.handle.net/10495/22776
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- Programación informática
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Internet
Internet
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RESUMEN: En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados. |
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Duque Peréz, Eugenio AntonioAedo Cobo, José EdinsonCorrea, JuliánRamírez Orozco, Alexis AlbertoTorres, CamiloNieto Londoño, Rubén DaríoBernal Noreña, Álvaro2021-10-01T20:48:09Z2021-10-01T20:48:09Z2005Duque Pérez E. A., «Analizador lógico de tiempos implementado en arquitectura digital reprogramable», Rev.Fac.Ing.Univ.Antioquia, n.º 34, pp. 72-85, jul. 2005.0120-6230http://hdl.handle.net/10495/227762422-2844https://revistas.udea.edu.co/index.php/ingenieria/article/view/343172RESUMEN: En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate Array) Spartan II. El uso de esta metodología para la implementación del analizador, permite obtener un sistema flexible, económico y eficiente en cuanto a capacidad de procesamiento, ya que su característica modular hace posible escalar el sistema cuando sea necesario utilizando varios de los subsistemas desarrollados.ABSTRACT: The conception, design, simulation, and implementation of a timing logic analyzer implemented on a reprogrammable digital architecture are described in this paper. The system was specified in VHDL [1] and implemented in a platform based on a FPGA (Field Programmable Gate Array) Spartan II. This methodology for analyzer implementation, allows obtaining a flexible, economic an efficient system in regards to processing capacity, since its modular characteristics make possible, through the use several of the developed subsystems, to scale the system when necessary.COL001071714application/pdfspaUniversidad de Antioquia, Facultad de IngenieríaSistemas Embebidos e Inteligencia Computacional (SISTEMIC)Medellín, Colombiainfo:eu-repo/semantics/publishedVersioninfo:eu-repo/semantics/articlehttp://purl.org/coar/resource_type/c_2df8fbb1https://purl.org/redcol/resource_type/ARTArtículo de investigaciónhttp://purl.org/coar/version/c_970fb48d4fbd8a85info:eu-repo/semantics/openAccesshttp://creativecommons.org/licenses/by-nc-sa/2.5/co/http://purl.org/coar/access_right/c_abf2https://creativecommons.org/licenses/by-sa/4.0/Analizador lógico de tiempos implementado en arquitectura digital reprogramableTiming logic analyzer implemented in reprogrammable digital architectureProgramación informáticaComputer programmingInternetInternetAnalizadores lógicoshttp://aims.fao.org/aos/agrovoc/c_6220http://aims.fao.org/aos/agrovoc/c_36661Rev. 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