Analizador lógico de tiempos implementado en arquitectura digital reprogramable

RESUMEN: En este artículo se describe la concepción, diseño, simulación e implementación de un analizador lógico de tiempos implementado sobre una arquitectura digital reprogramable. El sistema fue especificado en VHDL [1] e implementado en una plataforma basada en una FPGA (Field Programmable Gate...

Full description

Autores:

Duque Peréz, Eugenio Antonio
Aedo Cobo, José Edinson
Correa, Julián
Ramírez Orozco, Alexis Alberto
Torres, Camilo
Nieto Londoño, Rubén Darío
Bernal Noreña, Álvaro

Tipo de recurso:

Article of investigation

Fecha de publicación:

2005

Institución:

Universidad de Antioquia

Repositorio:

Repositorio UdeA

Idioma:

spa

OAI Identifier:

oai:bibliotecadigital.udea.edu.co:10495/22776

Acceso en línea:

http://hdl.handle.net/10495/22776
https://revistas.udea.edu.co/index.php/ingenieria/article/view/343172

Palabra clave:

Programación informática
Computer programming
Internet
Internet
Analizadores lógicos
http://aims.fao.org/aos/agrovoc/c_6220
http://aims.fao.org/aos/agrovoc/c_36661

Rights

openAccess

License

http://creativecommons.org/licenses/by-nc-sa/2.5/co/