División decimal parametrizable usando lenguaje de descripción de hardware

En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo....

Full description

Autores:: Lopez Botero, Jorge Hernan
Restrepo Cardenas, Johans
Tóbon Gómez, Jorge Enrique

Tipo de recurso:: Article of journal

Fecha de publicación:: 2020

Institución:: Universidad EIA .

Repositorio:: Repositorio EIA .

Idioma:: eng

id	REIA2_f526448f8002610643ed1e2eec11866b
oai_identifier_str	oai:repository.eia.edu.co:11190/5081
network_acronym_str	REIA2
network_name_str	Repositorio EIA .
repository_id_str
dc.title.spa.fl_str_mv	División decimal parametrizable usando lenguaje de descripción de hardware
dc.title.translated.eng.fl_str_mv	Parametric decimal division using hardware description language
title	División decimal parametrizable usando lenguaje de descripción de hardware
spellingShingle	División decimal parametrizable usando lenguaje de descripción de hardware División VHDL FPGA VHDL División FPGA
title_short	División decimal parametrizable usando lenguaje de descripción de hardware
title_full	División decimal parametrizable usando lenguaje de descripción de hardware
title_fullStr	División decimal parametrizable usando lenguaje de descripción de hardware
title_full_unstemmed	División decimal parametrizable usando lenguaje de descripción de hardware
title_sort	División decimal parametrizable usando lenguaje de descripción de hardware
dc.creator.fl_str_mv	Lopez Botero, Jorge Hernan Restrepo Cardenas, Johans Tóbon Gómez, Jorge Enrique
dc.contributor.author.spa.fl_str_mv	Lopez Botero, Jorge Hernan Restrepo Cardenas, Johans Tóbon Gómez, Jorge Enrique
dc.subject.eng.fl_str_mv	División VHDL FPGA
topic	División VHDL FPGA VHDL División FPGA
dc.subject.spa.fl_str_mv	VHDL División FPGA
description	En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo. El algoritmo propuesto no es una aproximación, como se hace en la mayoría de los casos, escogiendo el algoritmo según la necesidad propia, en tiempo o en área de lógica. Para ello, el tamaño de los bits de los operandos se puede ajustar mediante un par de parámetros N y M, según los cuales dependerá la latencia del cálculo. El proyecto se sintetiza finalmente en una matriz de puertas programables o FPGA del tipo SPARTAN 3E de XILINX.
publishDate	2020
dc.date.accessioned.none.fl_str_mv	2020-02-03 00:00:00 2022-06-17T20:20:21Z
dc.date.available.none.fl_str_mv	2020-02-03 00:00:00 2022-06-17T20:20:21Z
dc.date.issued.none.fl_str_mv	2020-02-03
dc.type.spa.fl_str_mv	Artículo de revista
dc.type.eng.fl_str_mv	Journal article
dc.type.coar.fl_str_mv	http://purl.org/coar/resource_type/c_2df8fbb1
dc.type.coar.eng.fl_str_mv	http://purl.org/coar/resource_type/c_6501 http://purl.org/coar/resource_type/c_6501
dc.type.driver.eng.fl_str_mv	info:eu-repo/semantics/article
dc.type.version.eng.fl_str_mv	info:eu-repo/semantics/publishedVersion
dc.type.content.eng.fl_str_mv	Text
dc.type.redcol.eng.fl_str_mv	http://purl.org/redcol/resource_type/ARTREF
dc.type.coarversion.eng.fl_str_mv	http://purl.org/coar/version/c_970fb48d4fbd8a85
format	http://purl.org/coar/resource_type/c_6501
status_str	publishedVersion
dc.identifier.issn.none.fl_str_mv	1794-1237
dc.identifier.uri.none.fl_str_mv	https://repository.eia.edu.co/handle/11190/5081
dc.identifier.doi.none.fl_str_mv	10.24050/reia.v17i33.1318
dc.identifier.eissn.none.fl_str_mv	2463-0950
dc.identifier.url.none.fl_str_mv	https://doi.org/10.24050/reia.v17i33.1318
identifier_str_mv	1794-1237 10.24050/reia.v17i33.1318 2463-0950
url	https://repository.eia.edu.co/handle/11190/5081 https://doi.org/10.24050/reia.v17i33.1318
dc.language.iso.eng.fl_str_mv	eng
language	eng
dc.relation.references.eng.fl_str_mv	A. H. Karp, P. Markstein, High Precision Division and Square Root, ACM Transactions on Mathematical Software (TOMS), Vol.23(4), pp.561589, 1997. DOI : 10.1145/279232.279237 T. J. Kwon, J. Draper, Floating-Point Division and Square Root Implementation Using a Taylor-Series Expansion Algorithm With Reduced Look-Up Tables, Proc. 51st Midwest Symp. Circuits Syst., pp. 954957, 2008. DOI: 10.1109/MWSCAS.2008.4616959 H. Nikmehr, B. Phillips, and C. C. Lim, A novel Implementation of Radix-4 Floating-Point Division Square-Root Using Comparison Multiples, Computers and Electrical Engineering, vol. 36(5), pp. 850863, 2010. DOI: 10.1016/j.compeleceng.2008.04.013 R. Goldberg, G. Even, and P. M. Seidel, An FPGA Implementation of Pipelined Multiplicative Division With IEEE Rounding, 15th Annual IEEE Symposium on Field Programmable Custom Computing Machines FCCM, pp. 185196, 2007. DOI: 10.1109/FCCM.2007.59 S. Pongyupinpanich, F.A. Samman, M. Glesner and S. Singhaniyom, Design and Evaluation of a Floating-Point Division Operator Based on CORDIC Algorithm, Electrical Engineering/Electronics Computer Telecommunications and Information Technology (ECTI-CON), 9th International Conference on, pp. 1618, 2012. DOI: 10.1109/ECTICon.2012.6254331 A. J. Thakkar, A. Ejnioui, Pipelining of Double Precision Floating Point Division and Square Root Operations, Proceedings of the 44th Annual Southeast Regional Conference On ACM-SE 44, Melbourne, Florida, 2006. DOI: 10.1145/1185448.1185555 D. Rutwik, V.S. Kanchana. Low Power Divider Using Vedic Mathematics. IEEE, Advances in Computing, Communications and Informatics. 2014 International Conference on, 2004. DOI: 10.1109/ICACCI.2014.6968436 www.digilentinc.com F. Adamec, T. Fryza, Binary Division Algorithm and Implementation in VHDL, Proceedings of 19th International Conference Radioelektronika 2009, pp. 8790, 2009. DOI: 10.1109/RADIOELEK.2009.5158757 J. Liu, M. Chang and C. Cheng, An Iterative Division Algorithm for FPGAs, Proceedings of the 2006 ACM/SIGDA 14th international symposium on Field programmable gate arrays California, USA, 2006. DOI:10.1145/1117201.1117213 M.D. Ercegovac and R. McIlhenny, Design and FPGA Implementation of Radix-10 Algorithm for Division with Limited Precision Primitives. Proc. 42nd Asilomar Conference on Signals, Systems and Computers, 2008. DOI: 10.1109/ACSSC.2008.5074511 S. F. Oberman and M. J. Flynn, Division Algorithms and Implementation, IEEE Trans. On Comp, vol. 46, pp. 833854, 1997. M. Franke, A. T. Schwarzbacher and M. Brutscheck, Implementation of Different Square Root Algorithms, Proc. 6th IEEE Electron. Circuits Syst. Conf., pp. 103106, 2007.
dc.relation.bitstream.none.fl_str_mv	https://revistas.eia.edu.co/index.php/reveia/article/download/1318/1290
dc.relation.citationedition.spa.fl_str_mv	Núm. 33 , Año 2020
dc.relation.citationendpage.none.fl_str_mv	6
dc.relation.citationissue.spa.fl_str_mv	33
dc.relation.citationstartpage.none.fl_str_mv	33016 pp. 1
dc.relation.citationvolume.spa.fl_str_mv	17
dc.relation.ispartofjournal.spa.fl_str_mv	Revista EIA
dc.rights.eng.fl_str_mv	Revista EIA - 2020
dc.rights.uri.eng.fl_str_mv	https://creativecommons.org/licenses/by-nc-nd/4.0
dc.rights.accessrights.eng.fl_str_mv	info:eu-repo/semantics/openAccess
dc.rights.coar.eng.fl_str_mv	http://purl.org/coar/access_right/c_abf2
rights_invalid_str_mv	Revista EIA - 2020 https://creativecommons.org/licenses/by-nc-nd/4.0 http://purl.org/coar/access_right/c_abf2
eu_rights_str_mv	openAccess
dc.format.mimetype.eng.fl_str_mv	application/pdf
dc.publisher.spa.fl_str_mv	Fondo Editorial EIA - Universidad EIA
dc.source.eng.fl_str_mv	https://revistas.eia.edu.co/index.php/reveia/article/view/1318
institution	Universidad EIA .
bitstream.url.fl_str_mv	https://repository.eia.edu.co/bitstreams/b50e8cb1-4e90-4509-8354-f3be14bb71d2/download
bitstream.checksum.fl_str_mv	0fa3f8d145892f68c49a25c938ed4c25
bitstream.checksumAlgorithm.fl_str_mv	MD5
repository.name.fl_str_mv	Repositorio Institucional Universidad EIA
repository.mail.fl_str_mv	bdigital@metabiblioteca.com
_version_	1814100917633417216
spelling	Lopez Botero, Jorge Hernan5400e9e32ee4cc356178bb8555ff39ad300Restrepo Cardenas, Johansb73de289c8720588c249d5f0152fb1b6300Tóbon Gómez, Jorge Enriqueecfec096a991aba1cfbb5ef8fbd61b293002020-02-03 00:00:002022-06-17T20:20:21Z2020-02-03 00:00:002022-06-17T20:20:21Z2020-02-031794-1237https://repository.eia.edu.co/handle/11190/508110.24050/reia.v17i33.13182463-0950https://doi.org/10.24050/reia.v17i33.1318En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo. El algoritmo propuesto no es una aproximación, como se hace en la mayoría de los casos, escogiendo el algoritmo según la necesidad propia, en tiempo o en área de lógica. Para ello, el tamaño de los bits de los operandos se puede ajustar mediante un par de parámetros N y M, según los cuales dependerá la latencia del cálculo. El proyecto se sintetiza finalmente en una matriz de puertas programables o FPGA del tipo SPARTAN 3E de XILINX. In this work we describe a fast and high-precision algorithm written in VHDL Hardware Description Language to perform the division between two_nite decimal numbers, i.e. numbers composed of an integer part and a decimal one, under the scheme of a fixed point representation. The algorithm proposed is not an approximation one as it is usually considered. To do so, the size of the bits of the operands can be tunned by means of a couple of parameters N and M, according to which the latency of the calculation will depend. The project is _nally sinthesized in a _eld programmable gate array or FPGA of the type SPARTAN 3E from XILINX.application/pdfengFondo Editorial EIA - Universidad EIARevista EIA - 2020https://creativecommons.org/licenses/by-nc-nd/4.0info:eu-repo/semantics/openAccessEsta obra está bajo una licencia internacional Creative Commons Atribución-NoComercial-SinDerivadas 4.0.http://purl.org/coar/access_right/c_abf2https://revistas.eia.edu.co/index.php/reveia/article/view/1318DivisiónVHDLFPGAVHDLDivisiónFPGADivisión decimal parametrizable usando lenguaje de descripción de hardwareParametric decimal division using hardware description languageArtículo de revistaJournal articlehttp://purl.org/coar/resource_type/c_6501http://purl.org/coar/resource_type/c_6501http://purl.org/coar/resource_type/c_2df8fbb1info:eu-repo/semantics/articleinfo:eu-repo/semantics/publishedVersionTexthttp://purl.org/redcol/resource_type/ARTREFhttp://purl.org/coar/version/c_970fb48d4fbd8a85A. H. Karp, P. Markstein, High Precision Division and Square Root, ACM Transactions on Mathematical Software (TOMS), Vol.23(4), pp.561589, 1997. DOI : 10.1145/279232.279237T. J. Kwon, J. Draper, Floating-Point Division and Square Root Implementation Using a Taylor-Series Expansion Algorithm With Reduced Look-Up Tables, Proc. 51st Midwest Symp. Circuits Syst., pp. 954957, 2008. DOI: 10.1109/MWSCAS.2008.4616959H. Nikmehr, B. Phillips, and C. C. Lim, A novel Implementation of Radix-4 Floating-Point Division Square-Root Using Comparison Multiples, Computers and Electrical Engineering, vol. 36(5), pp. 850863, 2010. DOI: 10.1016/j.compeleceng.2008.04.013R. Goldberg, G. Even, and P. M. Seidel, An FPGA Implementation of Pipelined Multiplicative Division With IEEE Rounding, 15th Annual IEEE Symposium on Field Programmable Custom Computing Machines FCCM, pp. 185196, 2007. DOI: 10.1109/FCCM.2007.59S. Pongyupinpanich, F.A. Samman, M. Glesner and S. Singhaniyom, Design and Evaluation of a Floating-Point Division Operator Based on CORDIC Algorithm, Electrical Engineering/Electronics Computer Telecommunications and Information Technology (ECTI-CON), 9th International Conference on, pp. 1618, 2012. DOI: 10.1109/ECTICon.2012.6254331A. J. Thakkar, A. Ejnioui, Pipelining of Double Precision Floating Point Division and Square Root Operations, Proceedings of the 44th Annual Southeast Regional Conference On ACM-SE 44, Melbourne, Florida, 2006. DOI: 10.1145/1185448.1185555D. Rutwik, V.S. Kanchana. Low Power Divider Using Vedic Mathematics. IEEE, Advances in Computing, Communications and Informatics. 2014 International Conference on, 2004. DOI: 10.1109/ICACCI.2014.6968436www.digilentinc.comF. Adamec, T. Fryza, Binary Division Algorithm and Implementation in VHDL, Proceedings of 19th International Conference Radioelektronika 2009, pp. 8790, 2009. DOI: 10.1109/RADIOELEK.2009.5158757J. Liu, M. Chang and C. Cheng, An Iterative Division Algorithm for FPGAs, Proceedings of the 2006 ACM/SIGDA 14th international symposium on Field programmable gate arrays California, USA, 2006. DOI:10.1145/1117201.1117213M.D. Ercegovac and R. McIlhenny, Design and FPGA Implementation of Radix-10 Algorithm for Division with Limited Precision Primitives. Proc. 42nd Asilomar Conference on Signals, Systems and Computers, 2008. DOI: 10.1109/ACSSC.2008.5074511S. F. Oberman and M. J. Flynn, Division Algorithms and Implementation, IEEE Trans. On Comp, vol. 46, pp. 833854, 1997.M. Franke, A. T. Schwarzbacher and M. Brutscheck, Implementation of Different Square Root Algorithms, Proc. 6th IEEE Electron. Circuits Syst. Conf., pp. 103106, 2007.https://revistas.eia.edu.co/index.php/reveia/article/download/1318/1290Núm. 33 , Año 202063333016 pp. 117Revista EIAPublicationOREORE.xmltext/xml2633https://repository.eia.edu.co/bitstreams/b50e8cb1-4e90-4509-8354-f3be14bb71d2/download0fa3f8d145892f68c49a25c938ed4c25MD5111190/5081oai:repository.eia.edu.co:11190/50812023-07-25 17:19:22.432https://creativecommons.org/licenses/by-nc-nd/4.0Revista EIA - 2020metadata.onlyhttps://repository.eia.edu.coRepositorio Institucional Universidad EIAbdigital@metabiblioteca.com

División decimal parametrizable usando lenguaje de descripción de hardware

Publicaciones similares