División decimal parametrizable usando lenguaje de descripción de hardware
En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo....
- Autores:
-
Lopez Botero, Jorge Hernan
Restrepo Cardenas, Johans
Tóbon Gómez, Jorge Enrique
- Tipo de recurso:
- Article of journal
- Fecha de publicación:
- 2020
- Institución:
- Universidad EIA .
- Repositorio:
- Repositorio EIA .
- Idioma:
- eng
- OAI Identifier:
- oai:repository.eia.edu.co:11190/5081
- Acceso en línea:
- https://repository.eia.edu.co/handle/11190/5081
https://doi.org/10.24050/reia.v17i33.1318
- Palabra clave:
- División
VHDL
FPGA
VHDL
División
FPGA
- Rights
- openAccess
- License
- Revista EIA - 2020
| Summary: | En este trabajo se describe un algoritmo rápido y de alta precisión escrito en el lenguaje de descripción de hardware, VHDL para realizar la división entre dos números decimales, es decir, los números compuestos por una parte entera y una decimal, bajo el esquema de una representación de punto fijo. El algoritmo propuesto no es una aproximación, como se hace en la mayoría de los casos, escogiendo el algoritmo según la necesidad propia, en tiempo o en área de lógica. Para ello, el tamaño de los bits de los operandos se puede ajustar mediante un par de parámetros N y M, según los cuales dependerá la latencia del cálculo. El proyecto se sintetiza finalmente en una matriz de puertas programables o FPGA del tipo SPARTAN 3E de XILINX. |
|---|