Diseño e implementación de Interfaz Extensible Avanzada (AXI) en procesadores RISC-V
El siguiente trabajo de grado presenta el diseño y la implementación de un bus de datos mediante el protocolo AXI4-Lite para la comunicación entre tres maestros (Procesadores RISC-V) con un esclavo (SD-RAM).
- Autores:
-
Caballero Montilla, Erick Camilo
Castillo Ospina, Santiago Alberto
- Tipo de recurso:
- Trabajo de grado de pregrado
- Fecha de publicación:
- 2021
- Institución:
- Pontificia Universidad Javeriana
- Repositorio:
- Repositorio Universidad Javeriana
- Idioma:
- spa
- OAI Identifier:
- oai:repository.javeriana.edu.co:10554/61479
- Acceso en línea:
- http://hdl.handle.net/10554/61479
- Palabra clave:
- Procesador
Bus
AXI4-Lite
AMBA
Protocolo
Processor
Bus
AXI4-Lite
AMBA
Protocol
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- Rights
- openAccess
- License
- Atribución-NoComercial-SinDerivadas 4.0 Internacional