Karatsuba en FPGA
Implementación en FPGA (Field Programmable Gate Array) de un multiplicador de enteros de 128 bit, sin tener en cuenta el signo, el principal objetivo del diseño es la velocidad para obtener la respuesta, para ello se emplea el algoritmo de Karatsuba, el cual se explica brevemente; siguiendo una meto...
- Autores:
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Hernández Garzón, Iván Andrés
- Tipo de recurso:
- Trabajo de grado de pregrado
- Fecha de publicación:
- 2012
- Institución:
- Pontificia Universidad Javeriana
- Repositorio:
- Repositorio Universidad Javeriana
- Idioma:
- spa
- OAI Identifier:
- oai:repository.javeriana.edu.co:10554/55462
- Acceso en línea:
- http://hdl.handle.net/10554/55462
- Palabra clave:
- Multiplicación
Ingeniería electrónica - Tesis y disertaciones académicas
Multiplicación
Algoritmos
- Rights
- openAccess
- License
- Atribución-NoComercial-SinDerivadas 4.0 Internacional
| Summary: | Implementación en FPGA (Field Programmable Gate Array) de un multiplicador de enteros de 128 bit, sin tener en cuenta el signo, el principal objetivo del diseño es la velocidad para obtener la respuesta, para ello se emplea el algoritmo de Karatsuba, el cual se explica brevemente; siguiendo una metodología con perspectiva ?Top-Down? se diseñó la arquitectura del sistema y se describió en VHDL (Very High Speed Integrated Circuit Hardware Description Language), mediante el software Quartus II se programó en una FPGA Stratix II, se creó una interfaz para el usuario con un protocolo de prueba. |
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