Diseño, implementación y validación de un núcleo de procesador basado en el conjunto de instrucción RISC-V
Este trabajo presenta el proceso de desarrollo de un núcleo de procesador basado en el conjunto de instrucción RISC-V. El núcleo Core101 fue desarrollado para soportar el conjunto de instrucción RISC-V en su especificación RV32I. Core101 presenta un pipeline de seis etapas e incluye optimizaciones c...
- Autores:
-
Rocha Pacheco, Nicolás
- Tipo de recurso:
- Fecha de publicación:
- 2021
- Institución:
- Universidad de los Andes
- Repositorio:
- Séneca: repositorio Uniandes
- Idioma:
- spa
- OAI Identifier:
- oai:repositorio.uniandes.edu.co:1992/53928
- Acceso en línea:
- http://hdl.handle.net/1992/53928
- Palabra clave:
- Matrices lógicas programables por el usuario
Procesamiento electrónico de datos
Arquitectura de computadores
Ingeniería
- Rights
- openAccess
- License
- https://repositorio.uniandes.edu.co/static/pdf/aceptacion_uso_es.pdf
| Summary: | Este trabajo presenta el proceso de desarrollo de un núcleo de procesador basado en el conjunto de instrucción RISC-V. El núcleo Core101 fue desarrollado para soportar el conjunto de instrucción RISC-V en su especificación RV32I. Core101 presenta un pipeline de seis etapas e incluye optimizaciones como lo son un predictor dinámico de ramas y adelantamiento de datos. Adicionalmente se tiene que este núcleo fue desplegado en una tarjeta de desarrollo FPGA. |
|---|