Diseño de unidad I.P de punto flotante de doble precisión (2003)
Este Proyecto de grado trata las arquitecturas para sumadores, multiplicadores y divisores enteros, y su incorporación en una unidad de aritmética de punto flotante de 64 bits, para ser implantada en una FPGA. El trabajo explora el estado del arte de las arquitecturas para estas operaciones básicas, al mismo tiempo repasa a la teoría de la representación de punto flotante y el funcionamiento de su aritmética. El resultado final de este proyecto de grado fue la creación de un núcleo de propiedad intelectual (I.P.) tipo caja negra y una descripción VHDL de las operaciones aritméticas básicas en punto flotante. Un resultado intermedio fue la elaboración de un programa para generación automática de sumadores enteros tipo KS y multiplicadores del tipo directo lineal. La conclusión más significativa es el hecho que una FPGA no es apta para la implantación de dicha unidad de punto flotante debido a la arquitectura preestablecida de este dispositivo lógico programable.