Implementación en FPGA del algoritmo AES-128 en modos de operación no realimentados
En este artículo, presentamos una implementación hardware segmentada del algoritmo AES-128 en modos de operación no realimentados (ECB, CTR). La arquitectura fue implementada en la FPGA Virtex 5 de Xilinx. Dos modos de operación (ECB,CTR) para encriptación y desencriptación de acuerdo a uso de recur...
- Autores:
-
Guzmán, Ian Carlo
Nieto, Rubén Darío
Bernal, Álvaro
- Tipo de recurso:
- Article of journal
- Fecha de publicación:
- 2016
- Institución:
- Universidad Nacional de Colombia
- Repositorio:
- Universidad Nacional de Colombia
- Idioma:
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- OAI Identifier:
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- Acceso en línea:
- https://repositorio.unal.edu.co/handle/unal/60515
http://bdigital.unal.edu.co/58847/
- Palabra clave:
- 62 Ingeniería y operaciones afines / Engineering
AES
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En este artículo, presentamos una implementación hardware segmentada del algoritmo AES-128 en modos de operación no realimentados (ECB, CTR). La arquitectura fue implementada en la FPGA Virtex 5 de Xilinx. Dos modos de operación (ECB,CTR) para encriptación y desencriptación de acuerdo a uso de recursos, rendimiento y seguridad fueron comparados. Una frecuencia de reloj de 272.59Mhz para el proceso de encriptación ECB fue obtenida, la cual es equivalente a un rendimiento de 34.89 Gb/s. Además, una frecuencia de reloj de 199.48Mhz para el proceso de desencriptación, equivalente a un rendimiento de 25.5Gb/s fue obtenido. En el modo CTR, una frecuencia de reloj de 272.59Mhz. equivalente a un rendimiento de 34.89Gb/s fue obtenido. |
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