Convertidor Boost en modo de corrección del factor de potencia usando la técnica ZAD

Con el objetivo de asegurar robustez en sistemas no suaves han sido desarrolladas nuevas técnicas de control, pero los algoritmos son más complejos y requieren tiempos más cortos de proceso para garantizar estabilidad. El avance de la tecnología ha permitido reducir los tiempos de muestreo y cálculo de la señal de control en la implementación de diferentes técnicas de control. En particular la técnica dinámica de promedio cero (ZAD), se basa en definir una superficie de conmutación, donde es calculado el ciclo de trabajo al inicio del periodo de una señal de control para obtener el promedio cero de la superficie. Se propone implementar ZAD en una FPGA con el objetivo de reducir tiempos de muestreo y cálculo del controlador. La técnica es aplicada en un convertidor Boost en modo de corrección del factor de potencia, usando un sistema de desarrollo DE2-70 de TERASIC y el programa QUARTUS II para el diseño. Se presenta la comparación entre los resultados experimentales y de simulación. La frecuencia de conmutación es variada entre 24KHz y 200KHz. La carga es estimada por medio de una relación de potencia entrada-salida / Abstract: In order to ensure robustness in non-smooth systems, new control techniques have been developed, but their algorithms are more complex and require more processing time to guarantee stability. The advancement of technology has let reducing processing delays on implementations of new control algorithms. Zero Average Dynamic (ZAD) is a control technique with a commutation surface, which must calculate the duty cycle a priori in the beginning of switching period to obtain a zero average error. To reduce time delays ZAD strategy has been implemented on a development system with the FPGA technology (TERASIC DE2-70) through Quartus II software to control a Boost converter in power factor correction mode. Also is shown simulations and experimental results. The switching Frequency is varied between 24KHz and 200KHz. The load is estimated by means of a power relation

• Autores: Muñoz Cataño, Juan Guillermo
• Fecha de publicación: 2012
• Institución: Universidad Nacional de Colombia
• Repositorio: Universidad Nacional de Colombia
• Idioma: spa
• OAI Identifier: oai:repositorio.unal.edu.co:unal/10110
• Acceso en línea: https://repositorio.unal.edu.co/handle/unal/10110; http://bdigital.unal.edu.co/7189/
• Palabra clave: 62 Ingeniería y operaciones afines / Engineering; Dinámica de Promedio Cero ZAD; Corrección del Factor de Potencia CFP, Distorsión Armónica Total THD; Arreglo de Compuertas Programables FPGA; convertidor de potencia // Zero Average Dynamic ZAD; Power Factor Correction PFC; Total Harmonic Distortion THD; Field Programmable Gate Array FPGA; power converter
• Rights: openAccess
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