Una implementación hardware optimizada para el operador exponenciación modular

Este documento muestra la optimización del operador Exponenciación Modular, aprovechando la gran flexibilidad de diseño que ofrecen el lenguaje VHDL y los dispositivos tipo FPGA. Debido a que el diseño se hace en un entorno limitado en hardware, la función de costo usada para la optimización considera tanto el tiempo de ejecución (desempeño) del operador, como el área ocupada por el mismo. La optimización se hace teniendo en cuenta tres alternativas distintas para la implementación del operador. Finalmente se comparan estas alternativas en términos de las funciones de costo asociadas a cada una y se discute la viabilidad de su implementación en entornos específicos.

• Autores: Bolaños Martinez, Freddy; Bernal Noreña, Álvaro
• Tipo de recurso: Article of journal
• Fecha de publicación: 2008
• Institución: Universidad Nacional de Colombia
• Repositorio: Universidad Nacional de Colombia
• Idioma: spa
• OAI Identifier: oai:repositorio.unal.edu.co:unal/23001
• Acceso en línea: https://repositorio.unal.edu.co/handle/unal/23001; http://bdigital.unal.edu.co/14036/
• Palabra clave: Criptografía; Aritmética Modular; Lenguaje VHDL; FPGA
• Rights: openAccess
• License: Atribución-NoComercial 4.0 Internacional