Aceleración de SDR mediante el uso de RFNOC (2018)
Los sistemas de radio definido por software como los USRP serie X300 o E300 contienen un FPGA de altas prestaciones, que de fabrica, se utiliza para el procesa- ´ miento basico de se ´ nales en procesos como ˜ Digital Down Conversion y Digital Up Conversion, los cuales no utilizan la totalidad de los recursos del FPGA. Los recursos restantes podr´ıan aprovecharse para ejecutar algoritmos que normalmente se llevan a cabo en el procesador del servidor, especialmente aquellos que se beneficien de la paralelizacion que los FPGAs ofrecen. En este trabajo se propuso RFNoC ´ como arquitectura integradora que permite el procesamiento heterogeneo en SDR; ´ para sustentar esta propuesta, primero se busco realizar una verificación del entornoútilizando la transformada rapida de Fourier como prueba piloto, documentando laárquitectura y el proceso de implementacion. Después se realizaron pruebas que ´ verificaron el correcto funcionamiento del bloque; estas pruebas consistieron en el analisis de propiedades y medición de exactitud con respecto a su versión teórica. ´ Finalmente se compararon resultados obtenidos del bloque RFNoC con respecto al bloque FFT de GNU-Radio los cuales permitieron indicar las situaciones donde el FPGA o el servidor destacan. Estos resultados ofrecen a los desarrolladores de SDR un metodo para aprovechar el potencial del FPGA en determinados momen- ´ tos y podr´ıa expandir el uso de SDR a nuevas areas de aplicación, cumpliendo la ´ funcion de diversos dispositivos de propósito espec ´ ´ıfico a los que podr´ıa reemplazar.