Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos

Los diferentes circuitos electrónicos de consumo son susceptibles a diferentes tipos de ataques que pueden comprometer la autenticación y seguridad de los datos. Para circuitos digitales y sistemas de señal mixta, se utilizan celdas estándar para integrar el sistema con automatización de diseño elec...

Full description

Autores:
Durán Blanco, Ckristian Ricardo Esteban
Tipo de recurso:
Doctoral thesis
Fecha de publicación:
2022
Institución:
Universidad Industrial de Santander
Repositorio:
Repositorio UIS
Idioma:
eng
OAI Identifier:
oai:noesis.uis.edu.co:20.500.14071/11869
Acceso en línea:
https://noesis.uis.edu.co/handle/20.500.14071/11869
https://noesis.uis.edu.co
Palabra clave:
Obfuscación de Circuitos
Celdas estándar
Seguridad embebida
AES
SAT
Verificación formal
Verificación funcional
Circuit Obfuscation
Standard Cells
Embedded Security
AES
SAT
Formal Verification
Functional Verification
Rights
openAccess
License
Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)
id UISANTADR2_8f50f98e8c5b7c84893d0c8f6932b16b
oai_identifier_str oai:noesis.uis.edu.co:20.500.14071/11869
network_acronym_str UISANTADR2
network_name_str Repositorio UIS
repository_id_str
dc.title.none.fl_str_mv Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
dc.title.english.none.fl_str_mv Circuit Obfuscation and Low-Overhead Security Strategies in Formally Defined System-On-Chips
title Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
spellingShingle Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
Obfuscación de Circuitos
Celdas estándar
Seguridad embebida
AES
SAT
Verificación formal
Verificación funcional
Circuit Obfuscation
Standard Cells
Embedded Security
AES
SAT
Formal Verification
Functional Verification
title_short Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
title_full Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
title_fullStr Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
title_full_unstemmed Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
title_sort Ofuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidos
dc.creator.fl_str_mv Durán Blanco, Ckristian Ricardo Esteban
dc.contributor.advisor.none.fl_str_mv Roa Fuentes, Elkim Felipe
dc.contributor.author.none.fl_str_mv Durán Blanco, Ckristian Ricardo Esteban
dc.contributor.evaluator.none.fl_str_mv Pham, Cong-Kha
Fajardo Ariza, Carlos Augusto
Villamizar Mejía, Rodolfo
Eslava Garzón, Johan Sebastián
Segura Quijano, Fredy Enrique
dc.subject.none.fl_str_mv Obfuscación de Circuitos
Celdas estándar
Seguridad embebida
AES
SAT
Verificación formal
Verificación funcional
topic Obfuscación de Circuitos
Celdas estándar
Seguridad embebida
AES
SAT
Verificación formal
Verificación funcional
Circuit Obfuscation
Standard Cells
Embedded Security
AES
SAT
Formal Verification
Functional Verification
dc.subject.keyword.none.fl_str_mv Circuit Obfuscation
Standard Cells
Embedded Security
AES
SAT
Formal Verification
Functional Verification
description Los diferentes circuitos electrónicos de consumo son susceptibles a diferentes tipos de ataques que pueden comprometer la autenticación y seguridad de los datos. Para circuitos digitales y sistemas de señal mixta, se utilizan celdas estándar para integrar el sistema con automatización de diseño electrónico (EDA). La ubicación y el enrutamiento de celdas estándar dan como resultado el diseño final de un sistema, pero pueden ser atacados con herramientas de destapado y generación de imágenes debido a la visibilidad de su hardware. Dichas celdas se pueden generar varias veces para realizar la ofuscación de los circuitos para mitigar la visibilidad y la extracción. Otra capa de seguridad es intrínseca dentro del sistema con aceleradores criptográficos y seguridad de la memoria. Aquí mostramos dos algoritmos de colocación diferentes para la generación de celdas estándar, un procedimiento de ofuscación de circuitos usando las celdas estándar anteriores, criptografía a nivel de sistema y protección de memoria, y generación de chips con verificación formal y funcional. Modificamos el algoritmo de ubicación de las celdas estándar para restringir diferentes soluciones para generar varios diseños diferentes que se aplicarán en la ofuscación del circuito.Además, el sistema implementa aceleradores criptográficos con fines de autenticación y seguridad. Este trabajo presenta también un ofuscador ajeno a la memoria con poca sobrecarga en área y tiempo. El sistema es generado por un generador de chips, que puede generar código RTL, generar padring y un dominio siempre activo para la gestión de bajo consumo. El SoC se puede integrar fácilmente en un flujo VLSI. De acuerdo con las especificaciones del procesador, el circuito generado se verifica formal y funcionalmente con varias restricciones para asumir y afirmar condiciones.
publishDate 2022
dc.date.accessioned.none.fl_str_mv 2022-10-11T16:47:45Z
dc.date.available.none.fl_str_mv 2022-10-11T16:47:45Z
dc.date.created.none.fl_str_mv 2022-10-10
dc.date.issued.none.fl_str_mv 2022-10-10
dc.date.embargoEnd.none.fl_str_mv 2024-10-10
dc.type.local.none.fl_str_mv Tesis/Trabajo de grado - Monografía - Doctorado
dc.type.hasversion.none.fl_str_mv http://purl.org/coar/version/c_b1a7d7d4d402bcce
dc.type.coar.none.fl_str_mv http://purl.org/coar/resource_type/c_db06
format http://purl.org/coar/resource_type/c_db06
dc.identifier.uri.none.fl_str_mv https://noesis.uis.edu.co/handle/20.500.14071/11869
dc.identifier.instname.none.fl_str_mv Universidad Industrial de Santander
dc.identifier.reponame.none.fl_str_mv Universidad Industrial de Santander
dc.identifier.repourl.none.fl_str_mv https://noesis.uis.edu.co
url https://noesis.uis.edu.co/handle/20.500.14071/11869
https://noesis.uis.edu.co
identifier_str_mv Universidad Industrial de Santander
dc.language.iso.none.fl_str_mv eng
language eng
dc.rights.none.fl_str_mv info:eu-repo/semantics/openAccess
dc.rights.license.none.fl_str_mv Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)
dc.rights.uri.none.fl_str_mv http://creativecommons.org/licenses/by-nc-nd/4.0/
dc.rights.coar.none.fl_str_mv http://purl.org/coar/access_right/c_abf2
dc.rights.accessrights.none.fl_str_mv info:eu-repo/semantics/openAccess
dc.rights.creativecommons.none.fl_str_mv Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
rights_invalid_str_mv Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)
http://creativecommons.org/licenses/by-nc-nd/4.0/
http://purl.org/coar/access_right/c_abf2
Atribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)
eu_rights_str_mv openAccess
dc.format.mimetype.none.fl_str_mv application/pdf
dc.publisher.none.fl_str_mv Universidad Industrial de Santander
dc.publisher.faculty.none.fl_str_mv Facultad de Ingeníerias Fisicomecánicas
dc.publisher.program.none.fl_str_mv Doctorado en Ingeniería: Área Ingeniería Electrónica
dc.publisher.school.none.fl_str_mv Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
publisher.none.fl_str_mv Universidad Industrial de Santander
institution Universidad Industrial de Santander
bitstream.url.fl_str_mv https://noesis.uis.edu.co/bitstreams/5d5a3ac5-590e-4eb9-bc55-2ff65573f90c/download
https://noesis.uis.edu.co/bitstreams/52708c58-a4b2-42de-8a0d-3676a41f6025/download
https://noesis.uis.edu.co/bitstreams/3be68a40-f44a-4dd7-9798-c281475ddf37/download
https://noesis.uis.edu.co/bitstreams/ca959fb6-adf9-4b70-bfdb-86e32747602f/download
https://noesis.uis.edu.co/bitstreams/c34f63d5-1ae1-4ee9-97f3-11d9fec07085/download
bitstream.checksum.fl_str_mv 500e34fd65b9d6f3379605fff260ccba
6fa326653997cc33110b97c57e41fe05
361ec08c81a2af011ad8171823046d12
946ca57cede3bcc892cd6f89a40f5a88
d6298274a8378d319ac744759540b71b
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
MD5
MD5
MD5
repository.name.fl_str_mv DSpace at UIS
repository.mail.fl_str_mv noesis@uis.edu.co
_version_ 1814095174528139264
spelling Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)info:eu-repo/semantics/openAccesshttp://creativecommons.org/licenses/by-nc-nd/4.0/http://purl.org/coar/access_right/c_abf2info:eu-repo/semantics/openAccessAtribución-NoComercial-SinDerivadas 4.0 Internacional (CC BY-NC-ND 4.0)Roa Fuentes, Elkim FelipeDurán Blanco, Ckristian Ricardo EstebanPham, Cong-KhaFajardo Ariza, Carlos AugustoVillamizar Mejía, RodolfoEslava Garzón, Johan SebastiánSegura Quijano, Fredy Enrique2022-10-11T16:47:45Z2022-10-11T16:47:45Z2022-10-102022-10-102024-10-10https://noesis.uis.edu.co/handle/20.500.14071/11869Universidad Industrial de SantanderUniversidad Industrial de Santanderhttps://noesis.uis.edu.coLos diferentes circuitos electrónicos de consumo son susceptibles a diferentes tipos de ataques que pueden comprometer la autenticación y seguridad de los datos. Para circuitos digitales y sistemas de señal mixta, se utilizan celdas estándar para integrar el sistema con automatización de diseño electrónico (EDA). La ubicación y el enrutamiento de celdas estándar dan como resultado el diseño final de un sistema, pero pueden ser atacados con herramientas de destapado y generación de imágenes debido a la visibilidad de su hardware. Dichas celdas se pueden generar varias veces para realizar la ofuscación de los circuitos para mitigar la visibilidad y la extracción. Otra capa de seguridad es intrínseca dentro del sistema con aceleradores criptográficos y seguridad de la memoria. Aquí mostramos dos algoritmos de colocación diferentes para la generación de celdas estándar, un procedimiento de ofuscación de circuitos usando las celdas estándar anteriores, criptografía a nivel de sistema y protección de memoria, y generación de chips con verificación formal y funcional. Modificamos el algoritmo de ubicación de las celdas estándar para restringir diferentes soluciones para generar varios diseños diferentes que se aplicarán en la ofuscación del circuito.Además, el sistema implementa aceleradores criptográficos con fines de autenticación y seguridad. Este trabajo presenta también un ofuscador ajeno a la memoria con poca sobrecarga en área y tiempo. El sistema es generado por un generador de chips, que puede generar código RTL, generar padring y un dominio siempre activo para la gestión de bajo consumo. El SoC se puede integrar fácilmente en un flujo VLSI. De acuerdo con las especificaciones del procesador, el circuito generado se verifica formal y funcionalmente con varias restricciones para asumir y afirmar condiciones.DoctoradoDoctor en IngenieríaDifferent consumer electronic circuits are susceptible to different kinds of attacks which can compromise the authentication and safety of data. For digital circuitry and mixed-signal systems, standard cells are used to integrate the system with electronic design automation (EDA). Placement and routing of standard cells output the final layout of a system but can be attacked with decapping and imaging tools due to its hardware visibility. Such cells can be generated multiple times to perform obfuscation of circuits to mitigate the visibility and extraction. Another layer of security is intrinsic inside of the system with cryptographic accelerators and memory safety. Here we show two different placement algorithms for standard cell generation, a circuit obfuscation procedure using the previous standard cells, system-level cryptography and memory protection, and chip generation with formal and functional verification. We modify the placement algorithm of standard cells to constrain different solutions to generate several different layouts to be applied in circuit obfuscation. Furthermore, the system implements cryptographic accelerators for authentication and security purposes. This work presents also a oblivious obfuscator for memory with low-overhead in area and timing. The system is output by a chip generator, which can output RTL code, perform padring generation, and an always-on domain for low-power management. The SoC can be integrated easily in a VLSI flow. According to the processor's specifications, the generated circuit is formally and functionally verified with several constraints for assuming and asserting conditions.https://scienti.minciencias.gov.co/cvlac/visualizador/generarCurriculoCv.do?cod_rh=0000067755https://orcid.org/0000-0003-3746-8320https://scholar.google.com/citations?user=bR5NmZkAAAAJ&hl=enapplication/pdfengUniversidad Industrial de SantanderFacultad de Ingeníerias FisicomecánicasDoctorado en Ingeniería: Área Ingeniería ElectrónicaEscuela de Ingenierías Eléctrica, Electrónica y TelecomunicacionesObfuscación de CircuitosCeldas estándarSeguridad embebidaAESSATVerificación formalVerificación funcionalCircuit ObfuscationStandard CellsEmbedded SecurityAESSATFormal VerificationFunctional VerificationOfuscación de circuitos y estrategias de bajo sobrecosto en Systemas-en-Chip formalmente definidosCircuit Obfuscation and Low-Overhead Security Strategies in Formally Defined System-On-ChipsTesis/Trabajo de grado - Monografía - Doctoradohttp://purl.org/coar/version/c_b1a7d7d4d402bccehttp://purl.org/coar/resource_type/c_db06ORIGINALDocumento.pdfDocumento.pdfapplication/pdf15185875https://noesis.uis.edu.co/bitstreams/5d5a3ac5-590e-4eb9-bc55-2ff65573f90c/download500e34fd65b9d6f3379605fff260ccbaMD53Carta de autorización.pdfCarta de autorización.pdfapplication/pdf144354https://noesis.uis.edu.co/bitstreams/52708c58-a4b2-42de-8a0d-3676a41f6025/download6fa326653997cc33110b97c57e41fe05MD51Carta de confidencialidad.pdfCarta de confidencialidad.pdfapplication/pdf130741https://noesis.uis.edu.co/bitstreams/3be68a40-f44a-4dd7-9798-c281475ddf37/download361ec08c81a2af011ad8171823046d12MD52Nota de proyecto.pdfNota de proyecto.pdfapplication/pdf684626https://noesis.uis.edu.co/bitstreams/ca959fb6-adf9-4b70-bfdb-86e32747602f/download946ca57cede3bcc892cd6f89a40f5a88MD55LICENSElicense.txtlicense.txttext/plain; charset=utf-82237https://noesis.uis.edu.co/bitstreams/c34f63d5-1ae1-4ee9-97f3-11d9fec07085/downloadd6298274a8378d319ac744759540b71bMD5420.500.14071/11869oai:noesis.uis.edu.co:20.500.14071/118692022-10-11 11:54:42.728http://creativecommons.org/licenses/by-nc-nd/4.0/info:eu-repo/semantics/openAccessembargohttps://noesis.uis.edu.coDSpace at UISnoesis@uis.edu.coRWwgc3VzY3JpdG8gQVVUT1Ig4oCTIEVTVFVESUFOVEUsIGlkZW50aWZpY2FkbyBjb21vIGFwYXJlY2UgYWwgcGllIGRlIG1pIGZpcm1hLCBhY3R1YW5kbyBlbiBub21icmUgcHJvcGlvLCB5IGVuIG1pIGNhbGlkYWQgZGUgYXV0b3IgZGVsIHRyYWJham8gZGUgZ3JhZG8sIGRlbCB0cmFiYWpvIGRlIGludmVzdGlnYWNpw7NuLCBvIGRlIGxhIHRlc2lzIGRlbm9taW5hZGEgY29tbyBzZSBlc3BlY2lmaWNhIGVuIGVsIGNhbXBvIOKAmFTDrXR1bG/igJksIHBvciBtZWRpbyBkZWwgcHJlc2VudGUgZG9jdW1lbnRvIGF1dG9yaXpvIGEgbGEgVU5JVkVSU0lEQUQgSU5EVVNUUklBTCBERSBTQU5UQU5ERVIsIHBhcmEgcXVlIGVuIGxvcyB0w6lybWlub3MgZXN0YWJsZWNpZG9zIGVuIGxhIExleSAyMyBkZSAxOTgyLCBsYSBMZXkgNDQgZGUgMTk5MywgZWwgRGVjcmV0byA0NjAgZGUgMTk5NSwgbGEgRGVjaXNpw7NuIEFuZGluYSAzNTEgZGUgMTk5MywgeSBkZW3DoXMgbm9ybWFzIGdlbmVyYWxlcyBzb2JyZSBkZXJlY2hvcyBkZSBhdXRvciwgcmVhbGljZSBsYSByZXByb2R1Y2Npw7NuLCBjb211bmljYWNpw7NuIHDDumJsaWNhLCBlZGljacOzbiwgZGlzdHJpYnVjacOzbiBiYWpvIGxhIG1vZGFsaWRhZCBkZSBhbHF1aWxlciwgcHLDqXN0YW1vIHDDumJsaWNvIG8gaW1wb3J0YWNpw7NuIGVuIGZvcm1hdG8gaW1wcmVzbyB5IGRpZ2l0YWwsIGxhIHRyYW5zZm9ybWFjacOzbiwgbGEgcHVibGljYWNpw7NuIGNvbW8gb2JyYSBsaXRlcmFyaWEsIGxpYnJvIGVsZWN0csOzbmljbyAoZS1Cb29rKSBvIHJldmlzdGEgZWxlY3Ryw7NuaWNhLCBpbmNsdXllbmRvIGxhIHBvc2liaWxpZGFkIGRlIGRpc3RyaWJ1aXJsYSBwb3IgbWVkaW9zIHRyYWRpY2lvbmFsZXMgbyBwb3IgSW50ZXJuZXQgYSBjdWFscXVpZXIgdMOtdHVsbyAgcG9yIGxhIFVuaXZlcnNpZGFkIHkgY29uIHF1aWVuIHRlbmdhIGNvbnZlbmlvIHBhcmEgZWxsbywgaW5jbHV5ZW5kbyBsYSBwb3NpYmlsaWRhZCBkZSBoYWNlciBhZGFwdGFjaW9uZXMsIGFjdHVhbGl6YWNpb25lcyB5IHRyYWR1Y2Npb25lcyBlbiB0b2RvcyBsb3MgaWRpb21hczsgbGEgaW5jb3Jwb3JhY2nDs24gYSB1bmEgY29sZWNjacOzbiBvIGNvbXBpbGFjacOzbiwgbGEgdHJhZHVjY2nDs24sIGZpamFjacOzbiBlbiBmb25vZ3JhbWEsIHB1ZXN0YSBhIGRpc3Bvc2ljacOzbiBlbiBmb3JtYXRvIGFuw6Fsb2dvLCBkaWdpdGFsLCBhdWRpb3Zpc3VhbCwgbWFnbsOpdGljbywgeSwgZW4gZ2VuZXJhbCwgbG9zIGZvcm1hdG9zIGVuICBxdWUgc2UgcHVlZGEgcmVwcm9kdWNpciB5IGNvbXVuaWNhciAgZGUgbWFuZXJhIHRvdGFsIHkgcGFyY2lhbCBtaSB0cmFiYWpvIGRlIGdyYWRvIG8gdGVzaXMuIAoKTGEgcHJlc2VudGUgYXV0b3JpemFjacOzbiBzZSBoYWNlIGV4dGVuc2l2YSBhIGxhcyBmYWN1bHRhZGVzIHkgZGVyZWNob3MgZGUgdXNvIHNvYnJlIGxhIG9icmEgZW4gZm9ybWF0byBvIHNvcG9ydGUgYW7DoWxvZ28sIGZvcm1hdG8gdmlydHVhbCwgZWxlY3Ryw7NuaWNvLCBkaWdpdGFsLCDDs3B0aWNvLCB1c28gZW4gcmVkLCBJbnRlcm5ldCwgZXh0cmFuZXQsIGludHJhbmV0LCBlbnRyZSBvdHJvcyBmb3JtYXRvcyB5IG1lZGlvcy4KCkVsIEFVVE9SIOKAkyBFU1RVRElBTlRFLCBtYW5pZmllc3RhIHF1ZSBsYSBvYnJhIG9iamV0byBkZSBsYSBwcmVzZW50ZSBhdXRvcml6YWNpw7NuIGVzIG9yaWdpbmFsIHkgbGEgcmVhbGl6w7Mgc2luIHZpb2xhciBvIHVzdXJwYXIgZGVyZWNob3MgZGUgYXV0b3IgZGUgdGVyY2Vyb3MsIHBvciBsbyB0YW50bywgbGEgb2JyYSBlcyBkZSBzdSBleGNsdXNpdmEgYXV0b3LDrWEgeSBkZXRlbnRhIGxhIHRpdHVsYXJpZGFkIHNvYnJlIGxhIG1pc21hLiAgCgpQYXJhIHRvZG9zIGxvcyBlZmVjdG9zIGxhIFVOSVZFUlNJREFEIElORFVTVFJJQUwgREUgU0FOVEFOREVSIGFjdMO6YSBjb21vIHVuIHRlcmNlcm8gZGUgYnVlbmEgZmU7IGVuIGNvbnNlY3VlbmNpYSwgZW4gY2FzbyBkZSBwcmVzZW50YXJzZSBjdWFscXVpZXIgcmVjbGFtYWNpw7NuIG8gYWNjacOzbiBwb3IgcGFydGUgZGUgdW4gdGVyY2VybyBlbiBjdWFudG8gYSBsb3MgZGVyZWNob3MgZGUgYXV0b3Igc29icmUgbGEgb2JyYSBlbiBjdWVzdGnDs24sIEVsIEFVVE9SIOKAkyBFU1RVRElBTlRFLCBhc3VtaXLDoSB0b2RhIGxhIHJlc3BvbnNhYmlsaWRhZCwgeSBzYWxkcsOhIGVuIGRlZmVuc2EgZGUgbG9zIGRlcmVjaG9zIGFxdcOtIGF1dG9yaXphZG9zLgo=