Implementation of a digital low drop-out regulator with a self-generated clock in a cmos technology
Actualmente, en la mayoría de los sistemas en chip (SoC), se utilizan reguladores analógicos de bajacaída (A-LDO) para suministrar los diferentes dominios de voltaje en el sistema. El problema conlas aplicaciones de baja potencia es que (A-LDO) tienen una eficiencia reducida cuando la tensiónde alim...
- Autores:
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Flórez Bonza, Joan Manuel
- Tipo de recurso:
- http://purl.org/coar/version/c_b1a7d7d4d402bcce
- Fecha de publicación:
- 2021
- Institución:
- Universidad Industrial de Santander
- Repositorio:
- Repositorio UIS
- Idioma:
- spa
- OAI Identifier:
- oai:noesis.uis.edu.co:20.500.14071/40976
- Palabra clave:
- Búfer Tri Estados
Comparador
Baja Caída
Tecnología Cmos.
Tri-State Buffer
Comparator
Low Drop-Out
Cmos Technology
- Rights
- License
- Attribution-NonCommercial 4.0 International (CC BY-NC 4.0)
| Summary: | Actualmente, en la mayoría de los sistemas en chip (SoC), se utilizan reguladores analógicos de bajacaída (A-LDO) para suministrar los diferentes dominios de voltaje en el sistema. El problema conlas aplicaciones de baja potencia es que (A-LDO) tienen una eficiencia reducida cuando la tensiónde alimentación es baja. Una opción alternativa son los reguladores digitales de baja caída (D-LDO)debido a su bajo voltaje de funcionamiento, pero estos reguladores presentan un problema comúndebido a la respuesta lenta a eventos transitorios como caídas/subidas de tensión de alimentación.Una de las soluciones a este problema es aumentar la frecuencia de funcionamiento del D-LDO, loque aumenta la velocidad de respuesta pero también aumenta el consumo de energía. El D-LDOcon reloj autogenerado, es una solución que ataca este problema directamente, proporcionando unreloj de alta frecuencia solo cuando hay un evento de caída o aumento de voltaje de salida, peroen un estado estable , funciona con el reloj de frecuencia más baja externo al regulador. En estetrabajo, proponemos implementar el DLDO del trabajo previo pero haciendo ajustes al diseño original,para que sea completamente sintetizable usando un área pequeña en un SoC. El diseño previoexistente del trabajo previo, no cumplía con algunos aspectos que no permitían que se sintetizaracompletamente, este problema se aborda en este trabajo, ajustando los diseños de algunas celdasde la (D-LDO) mencionada, a un formato de celda estándar. Los resultados muestran una mejoraen la respuesta a eventos transitorios utilizando un sistema sintetizable, en comparación con otrassoluciones propuestas que utilizan un reloj permanente de alta frecuencia. El voltaje de salida cae221.1mV con un paso de corriente de carga de 400ns de 1mA a 20mA (( LOAD = 10pF). |
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