Impedance matching circuit for high speed applications

Este trabajo presenta la metodolog´ıa de diseno de una red de adaptaci ˜ on resistiva varia- ´ ble de forma integrada utilizando la tecnolog´ıa estandar CMOS tsmc 180nm, para lograr la ´ maxima transferencia de potencia en aplicaciones USB 3.0. Las descargas electrostáticas ´ (ESD) se consideran dur...

Full description

Autores:
Dovale Vargas, Luisa Fernanda
Tipo de recurso:
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Fecha de publicación:
2018
Institución:
Universidad Industrial de Santander
Repositorio:
Repositorio UIS
Idioma:
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OAI Identifier:
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Acceso en línea:
https://noesis.uis.edu.co/handle/20.500.14071/37848
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Palabra clave:
Codigo Binario
Evento Esd
Protección Esd
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Impedance Matching Network
Thermometer Code.
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description Este trabajo presenta la metodolog´ıa de diseno de una red de adaptaci ˜ on resistiva varia- ´ ble de forma integrada utilizando la tecnolog´ıa estandar CMOS tsmc 180nm, para lograr la ´ maxima transferencia de potencia en aplicaciones USB 3.0. Las descargas electrostáticas ´ (ESD) se consideran durante el diseno de la red de adaptaci ˜ on para garantizar la seguridad ´ del oxido de los transistores. Además, se consideran las altas densidades de corriente y ´ los altos voltajes producidos por diferentes modelos de ESD, como el modelo de maquina ´ (MM) y el modelo de cuerpo humano (HBM) para el dimensionamiento de los elementos, a fin de asegurar su integridad f´ısica. La topolog´ıa presentada en este trabajo esta compuesta ´ por una resistencia en serie con un transistor NMOS en funcion switch para variar el valoréquivalente de la red de resistencia. Se propone la inclusion de un divisor de tensión de bajo ´ consumo compuesto por transistores PMOS, para evitar superar la tension de ruptura en los ´ terminales puerta-surtidor de los transistores NMOS durante una descarga electrostatica. ´ La red de adaptacion tiene un rango de operación de 65 ´ Ω a 35Ω distribuidos en 30 ramas de resistencia diferentes en paralelo. La accion de control de la red de adaptación se lo- ´ gra mediante la implementacion de códigos termómetro y binario. Se implementa un bloque ´ de calibracion para mitigar las variaciones debidas a las variaciones de Proceso-Voltaje- ´ Temperatura (PVT), garantizando siempre el correcto rango de operacion para diferentes ´ condiciones extremas. Se obtiene un consumo de corriente estatico máximo de aproxima- ´ damente 8mA para los resultados de simulaciones de esquina (corners).
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Además, se consideran las altas densidades de corriente y ´ los altos voltajes producidos por diferentes modelos de ESD, como el modelo de maquina ´ (MM) y el modelo de cuerpo humano (HBM) para el dimensionamiento de los elementos, a fin de asegurar su integridad f´ısica. La topolog´ıa presentada en este trabajo esta compuesta ´ por una resistencia en serie con un transistor NMOS en funcion switch para variar el valoréquivalente de la red de resistencia. Se propone la inclusion de un divisor de tensión de bajo ´ consumo compuesto por transistores PMOS, para evitar superar la tension de ruptura en los ´ terminales puerta-surtidor de los transistores NMOS durante una descarga electrostatica. ´ La red de adaptacion tiene un rango de operación de 65 ´ Ω a 35Ω distribuidos en 30 ramas de resistencia diferentes en paralelo. La accion de control de la red de adaptación se lo- ´ gra mediante la implementacion de códigos termómetro y binario. Se implementa un bloque ´ de calibracion para mitigar las variaciones debidas a las variaciones de Proceso-Voltaje- ´ Temperatura (PVT), garantizando siempre el correcto rango de operacion para diferentes ´ condiciones extremas. Se obtiene un consumo de corriente estatico máximo de aproxima- ´ damente 8mA para los resultados de simulaciones de esquina (corners).PregradoIngeniero ElectrónicoThis work presents the design methodology of an integrated variable resistance adaptation network using a standard CMOS tsmc 180nm technology, for achieving maximum power transfer in USB 3.0 applications. Electrostatic discharges (ESD) are considered during the design of the adaptation network for guarantying transistor oxide safety value. Additionally, high current densities and high voltages produced by different ESD models such as the machine model (MM) and the human body model (HBM) are considered for elements dimensioning, in order to assure its physical integrity. The topology presented in this work is composed by a resistance in series with an NMOS switching transistor for varying the equivalent resistance network value. A proposed low power consumption voltage divider paths composed by PMOS transistors are included, for avoiding overtaking NMOS transistor breakdown voltages branches during an electrostatic discharge. The adaptation network has an operating range from 65Ω to 35Ω distributed in 30 different resistance branches in parallel. The control action of the adaptation network is achieved by implementing both thermometer and binary codes. A calibration block is implemented for mitigating Process-Voltage-Temperature (PVT) variations, to ensuring always correct operation range in different extreme conditions. An 8mA maximum static current consumption is achieved for corner simulations results.application/pdfspaUniversidad Industrial de SantanderFacultad de Ingenierías FisicomecánicasIngeniería ElectrónicaEscuela de Ingenierías Eléctrica, Electrónica y TelecomunicacionesCodigo BinarioEvento EsdProtección EsdRed De Adaptación´ De ImpedanciasCodigo Termómetro.Binary CodeEsd EventEsd ProtectionImpedance Matching NetworkThermometer Code.Impedance matching circuit for high speed applicationsImpedance matching circuit for high speed applications.Tesis/Trabajo de grado - Monografía - Pregradohttp://purl.org/coar/resource_type/c_7a1fhttp://purl.org/coar/version/c_b1a7d7d4d402bcceORIGINALCarta de autorización.pdfapplication/pdf351715https://noesis.uis.edu.co/bitstreams/30270ff7-d293-4996-96cc-6ac3b60c4d23/downloada352065b8b512200284b93e92080f363MD51Documento.pdfapplication/pdf1685028https://noesis.uis.edu.co/bitstreams/5c7ab4bb-3d75-48a1-ac96-431d27d6d9bb/download033e8e8d8f8eb29e6a7a587f0f1e99c1MD52Nota de proyecto.pdfapplication/pdf244961https://noesis.uis.edu.co/bitstreams/73ae21ec-ffc8-4471-8c09-2570a1affb1e/download1e7ef74ea8cfe703199186ceb6b00d38MD5320.500.14071/37848oai:noesis.uis.edu.co:20.500.14071/378482024-03-03 18:57:15.483http://creativecommons.org/licenses/by-nc/4.0http://creativecommons.org/licenses/by/4.0/open.accesshttps://noesis.uis.edu.coDSpace at UISnoesis@uis.edu.co