Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo
Este artigo a presenta a configuração paramétrica de um codificador Reed Solomon mediante linguagem descritora de hardware VHDL, voltada para aplicações de rádio cognitivo, sobre dispositivos FPGA, os quais suportam a reconfiguração do hardware. Por meio de um módulo deseleção de parâmetros projetad...
- Autores:
- Tipo de recurso:
- article
- Fecha de publicación:
- 2013
- Institución:
- Pontificia Universidad Javeriana
- Repositorio:
- Repositorio Universidad Javeriana
- Idioma:
- spa
- OAI Identifier:
- oai:repository.javeriana.edu.co:10554/25628
- Acceso en línea:
- http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713
http://hdl.handle.net/10554/25628
- Palabra clave:
- Rights
- openAccess
- License
- Atribución-NoComercial-SinDerivadas 4.0 Internacional
| id |
JAVERIANA_dde9940640a8f690873c97a12b08ac85 |
|---|---|
| oai_identifier_str |
oai:repository.javeriana.edu.co:10554/25628 |
| network_acronym_str |
JAVERIANA |
| network_name_str |
Repositorio Universidad Javeriana |
| repository_id_str |
|
| dc.title.none.fl_str_mv |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo Codificador RS (255,k) em hardware reconfigurável orientado ao rádio cognitivo RS Decoder (255,k) in Reconfigurable Hardware Oriented Towards Cognitive Radio |
| title |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| spellingShingle |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo Sandoval Ruiz, Cecilia Esperanza |
| title_short |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| title_full |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| title_fullStr |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| title_full_unstemmed |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| title_sort |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivo |
| dc.creator.none.fl_str_mv |
Sandoval Ruiz, Cecilia Esperanza |
| author |
Sandoval Ruiz, Cecilia Esperanza |
| author_facet |
Sandoval Ruiz, Cecilia Esperanza |
| author_role |
author |
| description |
Este artigo a presenta a configuração paramétrica de um codificador Reed Solomon mediante linguagem descritora de hardware VHDL, voltada para aplicações de rádio cognitivo, sobre dispositivos FPGA, os quais suportam a reconfiguração do hardware. Por meio de um módulo deseleção de parâmetros projetado em VHDL e de uma arquitetura modular, com concatenação de etapas e sinais habilitadores, é possível configurarno hardware o número de símbolos de informação nos RS (225,k), pois são codificadores amplamente manejados nos diversos protocolos de comunicação. No projeto do codificador, estabeleceu-se um modelo baseado na arquitetura de seus componentes. Realizaram-se as simulações e a estimativa do consumo de recursos, oferecidos pela ferramenta ISE11 de Xilinx. Estudaram-se também os esquemáticos resultantes que validaramo desempenho e a profundida de lógicado circuito desenvolvido. Obteve-seum projeto reconfigurável baseado em um modelo de habilitação de etapas, o que oferece uma alta eficiência notocante a recursos de síntese. |
| publishDate |
2013 |
| dc.date.none.fl_str_mv |
2013-04-17 2020-04-16T17:28:16Z 2020-04-16T17:28:16Z |
| dc.type.none.fl_str_mv |
http://purl.org/coar/version/c_970fb48d4fbd8a85 Artículo de revista http://purl.org/coar/resource_type/c_6501 info:eu-repo/semantics/article Article info:eu-repo/semantics/publishedVersion |
| format |
article |
| status_str |
publishedVersion |
| dc.identifier.none.fl_str_mv |
http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713 2011-2769 0123-2126 http://hdl.handle.net/10554/25628 |
| url |
http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713 http://hdl.handle.net/10554/25628 |
| identifier_str_mv |
2011-2769 0123-2126 |
| dc.language.none.fl_str_mv |
spa |
| language |
spa |
| dc.relation.none.fl_str_mv |
http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713/4147 http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713/17684 Ingenieria y Universidad; Vol 17 No 1 (2013): January-June; 77-92 Ingenieria y Universidad; Vol. 17 Núm. 1 (2013): Enero–Junio; 77-92 |
| dc.rights.none.fl_str_mv |
Atribución-NoComercial-SinDerivadas 4.0 Internacional info:eu-repo/semantics/openAccess http://purl.org/coar/access_right/c_abf2 |
| rights_invalid_str_mv |
Atribución-NoComercial-SinDerivadas 4.0 Internacional http://purl.org/coar/access_right/c_abf2 |
| eu_rights_str_mv |
openAccess |
| dc.format.none.fl_str_mv |
PDF application/pdf application/vnd.openxmlformats-officedocument.wordprocessingml.document |
| dc.publisher.none.fl_str_mv |
Pontificia Universidad Javeriana |
| publisher.none.fl_str_mv |
Pontificia Universidad Javeriana |
| dc.source.none.fl_str_mv |
reponame:Repositorio Universidad Javeriana instname:Pontificia Universidad Javeriana instacron:Pontificia Universidad Javeriana |
| instname_str |
Pontificia Universidad Javeriana |
| instacron_str |
Pontificia Universidad Javeriana |
| institution |
Pontificia Universidad Javeriana |
| reponame_str |
Repositorio Universidad Javeriana |
| collection |
Repositorio Universidad Javeriana |
| _version_ |
1803712844029493248 |
| spelling |
Codificador RS(255,k) en hardware reconfigurable orientado a radio cognitivoCodificador RS (255,k) em hardware reconfigurável orientado ao rádio cognitivoRS Decoder (255,k) in Reconfigurable Hardware Oriented Towards Cognitive RadioSandoval Ruiz, Cecilia EsperanzaEste artigo a presenta a configuração paramétrica de um codificador Reed Solomon mediante linguagem descritora de hardware VHDL, voltada para aplicações de rádio cognitivo, sobre dispositivos FPGA, os quais suportam a reconfiguração do hardware. Por meio de um módulo deseleção de parâmetros projetado em VHDL e de uma arquitetura modular, com concatenação de etapas e sinais habilitadores, é possível configurarno hardware o número de símbolos de informação nos RS (225,k), pois são codificadores amplamente manejados nos diversos protocolos de comunicação. No projeto do codificador, estabeleceu-se um modelo baseado na arquitetura de seus componentes. Realizaram-se as simulações e a estimativa do consumo de recursos, oferecidos pela ferramenta ISE11 de Xilinx. Estudaram-se também os esquemáticos resultantes que validaramo desempenho e a profundida de lógicado circuito desenvolvido. Obteve-seum projeto reconfigurável baseado em um modelo de habilitação de etapas, o que oferece uma alta eficiência notocante a recursos de síntese.Este artículo presenta la configuración paramétrica de un codificador Reed Solomon, mediante lenguaje descriptorde hardware VHDL, orientado aaplicaciones de radio cognitivo, sobre dispositivos FPGA, los cuales soportan la reconfiguración del hardware. A través de un módulo de selección de parámetros diseñado en VHDL y una arquitectura modular, con concatenación de etapas y señales habilitadoras, se permite configurar en el hardware el número de símbolos de información en losRS (255,k), pues son codificadores ampliamente manejados en diversos protocolos de comunicación. En el diseño del codificador, se estableció un modelo basado en la arquitectura de sus componentes; se realizaron las simulaciones y la estimación del consumo de recursos, ofrecidos por la herramienta ISE 11 de Xilinx, y se estudiaron los esquemáticos resultantes, con lo cual se validó el desempeño y profundidad lógica del circuito desarrollado. Así se obtuvo un diseño reconfigurable basado en un modelo de habilitación de etapas, lo que ofrece una alta eficiencia en cuanto a recursos de síntesis.This paper presents the parametric configuration of a Reed Salomon decoder through VHDL hardware description language, oriented towards cognitive radio applications, on FPGA circuits, which support the reconfiguration of the hardware. Using a parameter selection module designed in VHD Land modular architecture, with phase concatenation and enabling signals, it is possible to configure in the hardware the number of information symbols in the RS(255,k)’s, given that suchde coders are widely used in different communication protocols. In the decoder design a model was established based on the architecture of its components; we carried out simulations and the estimation of resource consumption, enabled by the ISE 11 Xilinx tool, and we studied the resulting schematics, with which we were able to validate the performance and logic of the created circuit. In this way we obtained a reconfigurable design based on a model of phase enabling, which offers a high efficiency ratere garding synthesis resources.Pontificia Universidad Javeriana2020-04-16T17:28:16Z2020-04-16T17:28:16Z2013-04-17http://purl.org/coar/version/c_970fb48d4fbd8a85Artículo de revistahttp://purl.org/coar/resource_type/c_6501info:eu-repo/semantics/articleArticleinfo:eu-repo/semantics/publishedVersionPDFapplication/pdfapplication/vnd.openxmlformats-officedocument.wordprocessingml.documenthttp://revistas.javeriana.edu.co/index.php/iyu/article/view/17132011-27690123-2126http://hdl.handle.net/10554/25628spahttp://revistas.javeriana.edu.co/index.php/iyu/article/view/1713/4147http://revistas.javeriana.edu.co/index.php/iyu/article/view/1713/17684Ingenieria y Universidad; Vol 17 No 1 (2013): January-June; 77-92Ingenieria y Universidad; Vol. 17 Núm. 1 (2013): Enero–Junio; 77-92Atribución-NoComercial-SinDerivadas 4.0 Internacionalinfo:eu-repo/semantics/openAccesshttp://purl.org/coar/access_right/c_abf2reponame:Repositorio Universidad Javerianainstname:Pontificia Universidad Javerianainstacron:Pontificia Universidad Javeriana2023-03-29T17:44:12Z |