Implementación de un diseño con una buena relación de potencia y desempeño del algoritmo AES-128

El propósito de este artículo es de exponer los resultados de potencia y desempeño, obtenidos de la implementación del algoritmo de encripción AES 128, la versión de encripción que se implementó fue la ganadora en el 2000 del concurso de encripción RIJDAEL, la cual fue ganadora por su sencilla imple...

Full description

Autores:
Tipo de recurso:
masterThesis
Fecha de publicación:
2013
Institución:
Pontificia Universidad Javeriana
Repositorio:
Repositorio Universidad Javeriana
Idioma:
spa
OAI Identifier:
oai:repository.javeriana.edu.co:10554/15674
Acceso en línea:
http://hdl.handle.net/10554/15674
https://doi.org/10.11144/Javeriana.10554.15674
Palabra clave:
Algoritmo AES-128
Algoritmos (Computadores)
Cifrado de datos (Informática)
Ingeniería electrónica - Tesis y disertaciones académicas
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openAccess
License
Atribución-NoComercial-SinDerivadas 4.0 Internacional
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Contreras Medina, John Alexander
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description El propósito de este artículo es de exponer los resultados de potencia y desempeño, obtenidos de la implementación del algoritmo de encripción AES 128, la versión de encripción que se implementó fue la ganadora en el 2000 del concurso de encripción RIJDAEL, la cual fue ganadora por su sencilla implementación en software y la posibilidad de implementarse en hardware. La implementación del algoritmo comenzó con el diseño del código en C, que sería utilizado en la verificación del funcionamiento del RTL, después de la implementación en C, se diseñó el código en RTL de los módulos de encripción y des-encripción; luego de esta implementación, se diseñó el testbench encargado de la verificación del código en RTL, para la verificación se utilizó el código en C para comparar los resultados que arrojaba el RTL si eran iguales la verificación era exitosa, de lo contrario se reportaba que había errores en el funcionamiento del RTL. Después de la verificación, los módulos de encripción y des- encripción funcionaban en paralelo, así que se implementaron líneas de pipes para mitigar el impacto que tenían sobre la potencia y el área, la ubicación de estas líneas de pipes al principio fueron sobre la salida, se implementó el módulo de optimización de synopsys ?adaptative retime? el cual se encargó de ubicar estas líneas donde más carga combinacional tuviera el circuito; al final sobre la herramienta ?design vision? se reportó área y potencia estática. Para la potencia dinámica fue necesario utilizar el ?power compiler? para generar los archivos de switcheo llamados SAIF files, que permiten simular el circuito en funcionamiento, estos archivos se generaron partiendo de 2 archivos de prueba una imagen y un texto, luego de generar estos SAIF files se entregaron al ?design visión? y se reportó la potencia dinámica de los modulos, todas las simulaciones se realizaron a 20 ns y 30 ns respectivamente.
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La implementación del algoritmo comenzó con el diseño del código en C, que sería utilizado en la verificación del funcionamiento del RTL, después de la implementación en C, se diseñó el código en RTL de los módulos de encripción y des-encripción; luego de esta implementación, se diseñó el testbench encargado de la verificación del código en RTL, para la verificación se utilizó el código en C para comparar los resultados que arrojaba el RTL si eran iguales la verificación era exitosa, de lo contrario se reportaba que había errores en el funcionamiento del RTL. Después de la verificación, los módulos de encripción y des- encripción funcionaban en paralelo, así que se implementaron líneas de pipes para mitigar el impacto que tenían sobre la potencia y el área, la ubicación de estas líneas de pipes al principio fueron sobre la salida, se implementó el módulo de optimización de synopsys ?adaptative retime? el cual se encargó de ubicar estas líneas donde más carga combinacional tuviera el circuito; al final sobre la herramienta ?design vision? se reportó área y potencia estática. Para la potencia dinámica fue necesario utilizar el ?power compiler? para generar los archivos de switcheo llamados SAIF files, que permiten simular el circuito en funcionamiento, estos archivos se generaron partiendo de 2 archivos de prueba una imagen y un texto, luego de generar estos SAIF files se entregaron al ?design visión? y se reportó la potencia dinámica de los modulos, todas las simulaciones se realizaron a 20 ns y 30 ns respectivamente.Magíster en Ingeniería ElectrónicaMaestríaPontificia Universidad JaverianaMaestría en Ingeniería ElectrónicaFacultad de IngenieríaGarcía Pabón, Jorge Francisco2015-04-23T13:14:02Z2016-01-13T21:02:04Z2020-04-16T17:55:12Z2015-04-23T13:14:02Z2016-01-13T21:02:04Z2020-04-16T17:55:12Z2013http://purl.org/coar/version/c_ab4af688f83e57aaTesis/Trabajo de grado - Monografía - Maestríahttp://purl.org/coar/resource_type/c_bdccinfo:eu-repo/semantics/masterThesisinfo:eu-repo/semantics/publishedVersionPDFapplication/pdfapplication/pdfhttp://hdl.handle.net/10554/15674https://doi.org/10.11144/Javeriana.10554.15674instname:Pontificia Universidad Javerianareponame:Repositorio Institucional - Pontificia Universidad Javerianarepourl:https://repository.javeriana.edu.cospaAtribución-NoComercial-SinDerivadas 4.0 Internacionalhttp://creativecommons.org/licenses/by-nc-nd/4.0/info:eu-repo/semantics/openAccessDe acuerdo con la naturaleza del uso concedido, la presente licencia parcial se otorga a título gratuito por el máximo tiempo legal colombiano, con el propósito de que en dicho lapso mi (nuestra) obra sea explotada en las condiciones aquí estipuladas y para los fines indicados, respetando siempre la titularidad de los derechos patrimoniales y morales correspondientes, de acuerdo con los usos honrados, de manera proporcional y justificada a la finalidad perseguida, sin ánimo de lucro ni de comercialización. De manera complementaria, garantizo (garantizamos) en mi (nuestra) calidad de estudiante (s) y por ende autor (es) exclusivo (s), que la Tesis o Trabajo de Grado en cuestión, es producto de mi (nuestra) plena autoría, de mi (nuestro) esfuerzo personal intelectual, como consecuencia de mi (nuestra) creación original particular y, por tanto, soy (somos) el (los) único (s) titular (es) de la misma. Además, aseguro (aseguramos) que no contiene citas, ni transcripciones de otras obras protegidas, por fuera de los límites autorizados por la ley, según los usos honrados, y en proporción a los fines previstos; ni tampoco contempla declaraciones difamatorias contra terceros; respetando el derecho a la imagen, intimidad, buen nombre y demás derechos constitucionales. Adicionalmente, manifiesto (manifestamos) que no se incluyeron expresiones contrarias al orden público ni a las buenas costumbres. En consecuencia, la responsabilidad directa en la elaboración, presentación, investigación y, en general, contenidos de la Tesis o Trabajo de Grado es de mí (nuestro) competencia exclusiva, eximiendo de toda responsabilidad a la Pontifica Universidad Javeriana por tales aspectos. Sin perjuicio de los usos y atribuciones otorgadas en virtud de este documento, continuaré (continuaremos) conservando los correspondientes derechos patrimoniales sin modificación o restricción alguna, puesto que, de acuerdo con la legislación colombiana aplicable, el presente es un acuerdo jurídico que en ningún caso conlleva la enajenación de los derechos patrimoniales derivados del régimen del Derecho de Autor. De conformidad con lo establecido en el artículo 30 de la Ley 23 de 1982 y el artículo 11 de la Decisión Andina 351 de 1993, “Los derechos morales sobre el trabajo son propiedad de los autores”, los cuales son irrenunciables, imprescriptibles, inembargables e inalienables. En consecuencia, la Pontificia Universidad Javeriana está en la obligación de RESPETARLOS Y HACERLOS RESPETAR, para lo cual tomará las medidas correspondientes para garantizar su observancia.http://purl.org/coar/access_right/c_abf2reponame:Repositorio Universidad Javerianainstname:Pontificia Universidad Javerianainstacron:Pontificia Universidad Javeriana2022-04-29T16:45:46Z