Reed-solomon digital encoder/decoder for reconfigurable hardware

en este artículo se presenta una recopilación de las bases teóricas empleadas para diseñar bloques funcionales del codificador/decodificador Reed-Solomon y una metodología de diseño orientada a tecnología FPGA. Inicialmente se presenta el diseño del algoritmo del codificador, luego se concibe la arquitectura y se captura el diseño de hardware mediante el empleo de VHDL y la herramienta de sintaxis Xilinx ISE 6.1. Finalmente se lleva a cabo la validación del comportamiento del codificador con ModelSim 5.7 mediante simulaciones de los módulos. Las operaciones en los campos finitos de Galois, GF(2m), son la base de varios algoritmos en el área de corrección de errores y procesamiento digital de señales. Sin embargo, los cálculos requeridos demandan gran cantidad de tiempo al ser implementados a través de software; por razones de desempeño y seguridad es preferible implementar los algoritmos en hardware

• Autores: Sandoval Ruiz, Cecilia E.; Fedón, Antonio
• Tipo de recurso: Article of journal
• Fecha de publicación: 2010
• Institución: Pontificia Universidad Javeriana
• Repositorio: Repositorio Universidad Javeriana
• Idioma: spa
• OAI Identifier: oai:repository.javeriana.edu.co:10554/25935
• Acceso en línea: http://revistas.javeriana.edu.co/index.php/iyu/article/view/922; http://hdl.handle.net/10554/25935
• Rights: openAccess
• License: Atribución-NoComercial-SinDerivadas 4.0 Internacional