Enrutador reconfigurable en FPGA para aplicaciones network on chip
El presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implemen...
- Autores:
-
Vargas Rincón, Sergio Andrés
- Tipo de recurso:
- Trabajo de grado de pregrado
- Fecha de publicación:
- 2018
- Institución:
- Pontificia Universidad Javeriana
- Repositorio:
- Repositorio Universidad Javeriana
- Idioma:
- spa
- OAI Identifier:
- oai:repository.javeriana.edu.co:10554/38791
- Acceso en línea:
- http://hdl.handle.net/10554/38791
- Palabra clave:
- Redes sobre chip
Redes de conexión de múltiples procesadores
Sistemas sobre chip
Network on chip
Multiprocessor interconnection networks
System on chip
Ingeniería electrónica - Tesis y disertaciones académicas
Algoritmos
Enrutadores (Redes de computadores)
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- openAccess
- License
- Atribución-NoComercial-SinDerivadas 4.0 Internacional
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El presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implementado. El desarrollo se realizó sobre un sistema de desarrollo FPGA usando el lenguaje de descripción de Hardware VHDL. |
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Atribución-NoComercial-SinDerivadas 4.0 Internacionalhttp://creativecommons.org/licenses/by-nc-nd/4.0/info:eu-repo/semantics/openAccessDe acuerdo con la naturaleza del uso concedido, la presente licencia parcial se otorga a título gratuito por el máximo tiempo legal colombiano, con el propósito de que en dicho lapso mi (nuestra) obra sea explotada en las condiciones aquí estipuladas y para los fines indicados, respetando siempre la titularidad de los derechos patrimoniales y morales correspondientes, de acuerdo con los usos honrados, de manera proporcional y justificada a la finalidad perseguida, sin ánimo de lucro ni de comercialización. De manera complementaria, garantizo (garantizamos) en mi (nuestra) calidad de estudiante (s) y por ende autor (es) exclusivo (s), que la Tesis o Trabajo de Grado en cuestión, es producto de mi (nuestra) plena autoría, de mi (nuestro) esfuerzo personal intelectual, como consecuencia de mi (nuestra) creación original particular y, por tanto, soy (somos) el (los) único (s) titular (es) de la misma. Además, aseguro (aseguramos) que no contiene citas, ni transcripciones de otras obras protegidas, por fuera de los límites autorizados por la ley, según los usos honrados, y en proporción a los fines previstos; ni tampoco contempla declaraciones difamatorias contra terceros; respetando el derecho a la imagen, intimidad, buen nombre y demás derechos constitucionales. Adicionalmente, manifiesto (manifestamos) que no se incluyeron expresiones contrarias al orden público ni a las buenas costumbres. En consecuencia, la responsabilidad directa en la elaboración, presentación, investigación y, en general, contenidos de la Tesis o Trabajo de Grado es de mí (nuestro) competencia exclusiva, eximiendo de toda responsabilidad a la Pontifica Universidad Javeriana por tales aspectos. Sin perjuicio de los usos y atribuciones otorgadas en virtud de este documento, continuaré (continuaremos) conservando los correspondientes derechos patrimoniales sin modificación o restricción alguna, puesto que, de acuerdo con la legislación colombiana aplicable, el presente es un acuerdo jurídico que en ningún caso conlleva la enajenación de los derechos patrimoniales derivados del régimen del Derecho de Autor. De conformidad con lo establecido en el artículo 30 de la Ley 23 de 1982 y el artículo 11 de la Decisión Andina 351 de 1993, “Los derechos morales sobre el trabajo son propiedad de los autores”, los cuales son irrenunciables, imprescriptibles, inembargables e inalienables. En consecuencia, la Pontificia Universidad Javeriana está en la obligación de RESPETARLOS Y HACERLOS RESPETAR, para lo cual tomará las medidas correspondientes para garantizar su observancia.http://purl.org/coar/access_right/c_abf2Gerlein Reyes, Eduardo AndrésVargas Rincón, Sergio Andrés2018-11-21T20:05:00Z2020-04-16T16:35:05Z2018-11-21T20:05:00Z2020-04-16T16:35:05Z2018-06-01http://hdl.handle.net/10554/38791instname:Pontificia Universidad Javerianareponame:Repositorio Institucional - Pontificia Universidad Javerianarepourl:https://repository.javeriana.edu.coEl presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implementado. El desarrollo se realizó sobre un sistema de desarrollo FPGA usando el lenguaje de descripción de Hardware VHDL.The current degree work consisted in the development of a router for communication networks on multicore systems that allows the parameterization of frame size and buffers depth. Also, it has to allow the implemented routing algorithm reconfiguration. The development was made on a FPGA development system using the hardware description language VHDL.Ingeniero (a) ElectrónicoPregradoPDFapplication/pdfspaPontificia Universidad JaverianaIngeniería ElectrónicaFacultad de IngenieríaRedes sobre chipRedes de conexión de múltiples procesadoresSistemas sobre chipNetwork on chipMultiprocessor interconnection networksSystem on chipIngeniería electrónica - Tesis y disertaciones académicasAlgoritmosEnrutadores (Redes de computadores)Enrutador reconfigurable en FPGA para aplicaciones network on chipTesis/Trabajo de grado - Monografía - Pregradohttp://purl.org/coar/resource_type/c_7a1finfo:eu-repo/semantics/bachelorThesisORIGINALSergio Andrés Vargas Rincón.pdfDocumentoapplication/pdf3305169http://repository.javeriana.edu.co/bitstream/10554/38791/1/Sergio%20Andr%c3%a9s%20Vargas%20Rinc%c3%b3n.pdf4999c237969ba03ccbc25b4aaf48a0c0MD51open accessSergio Andrés Vargas Rincón_Cartas.pdfCartasapplication/pdf2934250http://repository.javeriana.edu.co/bitstream/10554/38791/2/Sergio%20Andr%c3%a9s%20Vargas%20Rinc%c3%b3n_Cartas.pdf457f63f327063a013f46fd0da6f87214MD52metadata only access010618_TG1737_ANEXOS_Enrutador Reconfigurable en FPGA_Vargas.rarAnexosapplication/rar243264http://repository.javeriana.edu.co/bitstream/10554/38791/3/010618_TG1737_ANEXOS_Enrutador%20Reconfigurable%20en%20FPGA_Vargas.rar25a9e596d3fd0e69194d9fc5ccb074aaMD53open accessLICENSElicense.txttext/plain2603http://repository.javeriana.edu.co/bitstream/10554/38791/4/license.txt2070d280cc89439d983d9eee1b17df53MD54open accessTHUMBNAILSergio Andrés Vargas Rincón.pdf.jpgIM Thumbnailimage/jpeg5864http://repository.javeriana.edu.co/bitstream/10554/38791/5/Sergio%20Andr%c3%a9s%20Vargas%20Rinc%c3%b3n.pdf.jpg41c8e9aeb65f43e16b15d800e89614e3MD55open accessSergio Andrés Vargas Rincón_Cartas.pdf.jpgIM Thumbnailimage/jpeg6421http://repository.javeriana.edu.co/bitstream/10554/38791/6/Sergio%20Andr%c3%a9s%20Vargas%20Rinc%c3%b3n_Cartas.pdf.jpg483dc7756fef466175299a948da2ba5bMD56open access10554/38791oai:repository.javeriana.edu.co:10554/387912022-05-03 16:08:39.677Repositorio Institucional - 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