Enrutador reconfigurable en FPGA para aplicaciones network on chip
El presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implemen...
- Autores:
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Vargas Rincón, Sergio Andrés
- Tipo de recurso:
- Trabajo de grado de pregrado
- Fecha de publicación:
- 2018
- Institución:
- Pontificia Universidad Javeriana
- Repositorio:
- Repositorio Universidad Javeriana
- Idioma:
- spa
- OAI Identifier:
- oai:repository.javeriana.edu.co:10554/38791
- Acceso en línea:
- http://hdl.handle.net/10554/38791
- Palabra clave:
- Redes sobre chip
Redes de conexión de múltiples procesadores
Sistemas sobre chip
Network on chip
Multiprocessor interconnection networks
System on chip
Ingeniería electrónica - Tesis y disertaciones académicas
Algoritmos
Enrutadores (Redes de computadores)
- Rights
- openAccess
- License
- Atribución-NoComercial-SinDerivadas 4.0 Internacional
| Summary: | El presente trabajo de grado consistió en el desarrollo de un enrutador para redes de comunicación en sistemas con múltiples núcleos que permitiera la parametrización del tamaño de trama y la profundidad de los buffers. También debía permitir la reconfiguración del algoritmo de enrutamiento implementado. El desarrollo se realizó sobre un sistema de desarrollo FPGA usando el lenguaje de descripción de Hardware VHDL. |
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